Dicionário

Processador

Pipeline

O pipeline é caracterizado por permitir que o ciclo de instrução seja realizado em série para mais de uma instrução. Para tal, o ciclo de instrução é dividido em estágios. No caso de dois estágios, uma instrução é buscada na memória ao mesmo tempo que a atual está sendo executada.

Memórias e Barramentos

Wait state

Para operações de acesso à memória que duram mais que um ciclo de clock, o processador deve aguardar até que o procedimento seja finalizado. Isso é feito adicionado ciclos de espera, denominado wait state.

Instruções

Barriers

Instruções que ordenam a CPU a executar as operações iniciadas antes de prosseguir com as instruções subsequentes.

Hint

Instruções que notificam o processador sobre determinado estado. Por exemplo, no Cortex-M0+, a instrução YELD sinaliza que o contexto atual está pode ser trocado. Assim o processador pode tomar a ação de alterar o contexto. Já a instrução WFI faz com que o processador entre em modo sleep até que ocorra um evento.

Interrupções

Interruption Service Routine (ISR)

Bloco de código que é executado quando uma interrupção ocorre.

Latência

Ciclos de clock necessários para que o processador responda ao evento de interrupção.

Jitter

Variações que podem ocorrer no tempo tomado para uma interrupção.

Hardware stacking

Empilhamento de registradores realizado pelo próprio hardware durante a troca de contexto em uma interrupção.

Wakeup

Possui módulo que permite monitorar interrupções em modo sleep. Quando ocorre uma exceção o processador retoma o estado de execução para tratar a ISR.

Sleep-on-exit

Permite que o processador retorne para o modo de sleep quando uma ISR é tratada.